職位描述/工作職責1. 負責芯片RTL synthesis、Timing/Power Signoff； 2. 負責Formal驗證和Low Power規則檢查； 3. 負責全芯片Timing ECO工作崗位要求/任職要求 必備經驗/技能： 1. 具備3年或3年以上相關工作經驗； 2. 熟悉主流synthesis和signoff工具； 3. 熟悉Verilog/SDC/UPF語法和流程, 有Function Safety相關經驗和知識更佳； 4. 熟悉Makefile/Tcl/Perl等腳本處理語言 5. 具備良好的溝通能力、以及良好的英語讀寫能力（需過英語六級)6. 具備工作抗壓能力和態度認真，責任心強。具備以下經驗/技能，優先考慮： 1. 有過實際大規模數字集成電路synthesis和signoff經驗優先； 2. 有過advanced工藝16nm；7nm以及以下工藝經驗優先； 3. 具備Automotive項目經驗者優先。

奕行智能 E.V.A.S Inteligence 定位為一家 AI 大模型時代“云-端一體”的通用 AI 計算芯片公司，以先進的 AI 內核計算架構和 Scale Up 互聯作為核心技術。總部在上海，是公司主要的研發運營中心，同時在杭州、深圳、南京、北京等地均設有研發中心，目前融資超 1 億美金。核心團隊：核心團隊為國內半導體行業的高端配置。平均從業時間超過 15 年，既有在 Socionext、安霸、海思、中興、Nvidia、AMD、Cadence、Trident 這些業界頭部半導體公司的豐富產品經驗，又有共同在一起合作多年的團隊信任和默契、凝聚力和戰斗力。團隊的布局覆蓋了從應用、架構算法、軟件及工具鏈、SOC 系統架構、芯片前后端實現到產品量產的產業全鏈條的專家。